作者：上方文Q
说起西部数据，大家第一个想到的肯定是硬盘，但其实在 CPU 处理器领域，西数也是钻研颇深，2018 年底就发布了基于 RISC-V 指令集的自主通用架构 SweRV、开源的 SweRV 指令集模拟器(ISS)，并向第三方芯片厂商开放。
西数 SweRV 是一种 32 位顺序执行架构，双路超标量设计，9 级流水线，支持 SMT 同步多线程。
第一个版本 Swe Core EH1 采用台积电 28nm 工艺制造，运行频率高达 1.8GHz，模拟性能可达 4.9 CoreMark/MHz，略高于 ARM A15。
今天，西数发布了两款新的 SweRV 核心产品 SweRV Core EH2、SweRV Core EL2，都属于微控制器专用 CPU。
SweRV Core EH2 基本架构不变，工艺升级为台积电 16nm FinFET 造，以获得性能、功耗、面积的最佳平衡，模拟性能提升 29％ 达到 6.3 CoreMark/MHz，内核面积缩小 39％ 仅为 0.067 平方毫米。
它依然可用于 SSD 控制器等领域，而更强的性能、更小的面积使其应用潜力更大。
SweRV Core EL2 是一个超级精简版，还是 32 位顺序架构、16nm 工艺，但改成单路超标量、4 级流水线、单线程，内核面积只有区区 0.023 平方毫米，性能约 3.6 CoreMarks/MHz。
它主要用于取代控制器 SoC 中的时序逻辑、状态机，它们都必须尽可能的小。
西数表示，EH1、EH2、EL2 核心都会在近期出现在大量产品中，但没有透露具体名单(或许自家 SSD 主控?)，而这些核心都会继续对外开放，以壮大 RISC-V 的生态。
此外，西数还发布了基于以太网 OminXtend 的缓存一致性技术的硬件参考设计，开发者可引入自己的芯片设计中，比如 GPU、FPGA、机器学习加速器等等。
西数已将此设计交给芯片联盟(Chips Alliance)，后者今后将负责 OmniXtend 协议的进一步开发。
